4　ゲートレベルシミュレーション(Version 1.10A以降）

ここでは、Altera　Quartusによる論理合成及びポストレイアウト遅延シミュレーションの仕方を説明します。

RTLシミュレーションでは、回路の遅延素子は、入っていません。Verilogによるモデリングによる記述上でのシミュレーションでした。遅延シミュレーションをするためには、

• ハードウェア化する部分を論理合成する(シンセサイズ）
• 論理合成した回路を配線する。(レイアウト）
• レイアウトした回路から遅延情報を得る（バックアノテーション）

の作業が必要になります。この作業は、Alteraで言えばQuartusで行い、最終的には、論理合成したゲートレベル回路(*.vo)ファイルと遅延情報(*.so)ファイルを出力します。Veritakの入力は、

• テストベンチ記述　(*.v)　--RTL記述で使用
• ゲートレベル回路　(*.vo)　
• 遅延情報（SDF)　(*.sdo)

となり、レイアウト後の遅延ゲートシミュレーションが可能となります。RTLで記述した回路ファイルは不要です。それは、論理合成したゲートレベル回路とSDFファイルに置き換わったからです。

それでは、実際の例で見て行きましょう。