2.Why Verilog?

別にVHDLでもいいのです。が、筆者は、Verilogが好きです。記述量の少なさ、システムタスクの豊富さが便利だからです。米国国防省の御用達言語であるVHDLは、なぜか米国では主流ではなく、ヨーロッパで主流です。VHDLにISO的な(基礎からの積み上げが大事というコンセプトでの厳密さ)執拗さを感じるのは私だけでしょうか?

 一般的に言って、VerilogとVHDLでは、Verilogの方が速度的には有利です。Verilog は0,1、x、zの4値ですから、2ビットで表現できますが、VHDL IEEE STDは、9値ですから、4ビットの表現になり単純に2倍のメモリが必要になります。メモリが多いということは、キャッシュヒット率が下がるということです。


  一方Verilogは、Verilog2001、SystemVerilogへと成長を続けています。
SystemVerilogになるとさらに記述量が減りVerilogの弱点と思われたアサーション関係も充実しています。SystemVerilogのRTL記述は、従来に比べ記述量を数分の1にする事ができるため、キーボード入力量の削減、可読性の向上、1ウィンドウ内に表示可能な情報量の増加、デバッグ効率の改善などのメリットがあります

また、この規格を提唱しているアクセレラは、Verilog(旧OVI)とVHDL(旧VI)が統合して設立された標準化団体です。実際、規格を見ると、VHDL的要素をとりいれている部分が散見されます。SystemVerilogが主流になれば、もはやVHDLを使い続ける意味は慣性以外にあまりないかもしれません。