Coregen
my_rom.vとして, 16x4096words RAM（初期値付き）を作成してみます。

初期値ファイル例として"modulator.coe"を指定します。

RTL Project
プロジェクトファイルと生成ファイルが同じフォルダにない場合、 Add InludeDir で、インクルードフォルダを指定してください。ライブラリフォルダとしてunisim とXilinxCoreLibを指定します。プロジェクト設定をご覧ください。

Load Project "RTL_coregenrom.vtakprj".
テストベンチ ("coregen_rom_test.v") は、RAM　Dataをインクリメンタル・デクリメンタルに読みます。 6cbc,70c3....

"modulator.coe"の中身です。

ゲートシミュレーションプロジェクト
DCMとコンバインしたプロジェクトになっています。.
DCM.をご参照ください。