便宜上、フォルダのツリーは、以下の通りとします。.
こうなっている必要はありませんが、このようにFPGAメーカが提供するライブラリが配置されていると、後のプロジェクトを修正することなく走らせることができます。ただし、　-LIB_DIR/-INLUDE_DIR では、プロジェクトと同じドライブにある必要がありますので、ないときは、COPYしてください。

トップダウンデザイン手法においては、 テストベンチは、RTLとゲートレベルで共通です。シンセサイズ後、次のようなファイルが生成されます。

• *.vo (Altera) *_timesim.v (Xilinx) - synthesized results for simulation.
• *.sdo(Altera) *.sdf (Xilinx)  -timing files for back-annotation

これらは、RTL のデザインをゲートレベルに合成した結果なので、RTLのデザインをこれらに置き換えます。この章では、RTLから、合成、ポストレイアウトゲートシミュレーションの手順を具体的に説明します。