Coregen

50MHzから 150MHz clock を生成してみます。

RTL Simulation
RTL プロジェクトの中身です。.
"my_dcm.v" は、coregeneで生成したファイルです。

Load Project "RTL_coregen_dcm.vtakprj".
ロックした後、dcm 出力が現れます。 Cycle は、 10n*2/3=6.667nsになっています。.

DCM & RAM Combined RTL Simulation

合成用のハードソースです。

Load Project "RTL_coregen_dcm_and_rom.vtakprj"

DCM & RAM Gate Simulation

ゲートシミュレーションプロジェクトの中身です。

Load Project "Gate_coregen_dcm_and_ram.vtakprj".

Note:
電源オン時のシミュレータの過渡状態のため、Timing　Checkメッセージがでることがありますが無視してください。

ポストレイアウトシミュレーションです。3クロックで50MHz(=150MHz)になっていることが確認できます。
なお、電源投入時の最初の数nsのSDFエラーは無視してください。