SystemVerilogの守備範囲



SVの母体や背景
　SystemVerilogスタートアップという本で、明石さんという方が、SystemVerilogクロニカル　という章に詳しく書かれています。ご覧になってください。


言語の仕様変遷
　SV3.1では、曖昧な点がありました。LRM2005/2009で、改善されましたが最終的には、LRM2012 （2月2013リリース）としてリリースされました。それ以前の曖昧な点や/間違い/改訂された点については、Tutorialで説明していきたいと思います。

守備範囲


　T.B.D.

Verilog HDLとSystemVerilog　C/C++　アナロジー

　T.B.D.



言語規模
　断定できませんがC++並みの規模ではないかと思われます。　（部分的実装であるVeritakSVでもGUIを除いて20万行を超えています。）
fpga simulationの著者もSV シミュレータは（個人で開発できるような規模ではなく）多人数のチームで開発されていると言っています。　

本サイトの目的
言語仕様もC++並みに複雑です。（LRM2012は1300ページ超です。）　一冊の本で説明をするのは、中々難しいと思いますので本サイトでは、サンプル記述と背景にあるシミュレータ設計の立場から動作構造の説明を試みたいと思います。これにより、仕様の背景の理解が深まり、結果的にデバッグの時間が少なくなることを意図しています。