Loading vpi.dll
Load Done.
***** Veritak SV Engine Version 0.021 Build Dec.30.2007 *****
Join None Time= 0
Hi 5
Hi 5
Join Any Time= 5
Hi 5
Hi 10
Join Any Time= 10
Hi 10
Hi 10
**** Test Done. Total 13.00[msec] ****
module top;
initial begin
fork
do begin
#1;
$display("1st thread running time=%d",$time);
end while($time<10);
join_none // join_non なので、do while を起動してすぐに下に行く
fork
begin
#3;
$display("2nd thread finished time=%d",$time);
end
begin
#4;
$display("3rd thread finished time=%d",$time);
end
join_any //join_any なので、一つ起動したら下に行く
// disable fork;
end
endmodule
module top;
initial begin
fork :THREAD1
do begin
#1;
$display("1st thread running time=%d",$time);
end while($time<10);
join_none : THREAD1
fork
begin
#3;
$display("2nd thread finished time=%d",$time);
end
begin
#4;
$display("3rd thread finished time=%d",$time);
end
join_any
disable THREAD1;
$display("THEAD1 Disabled");
end
endmodule
module top1;
initial begin
fork
fork_processes(4);
fork_processes(7);
join_none
end
task automatic fork_processes(int delay);
fork : a
begin
#delay;
$display("Thread finished");
end
join_any : a
//disable a;
endtask
endmodule
結果です。
***** Veritak SV Engine Version 0.031 Build Jun.23.2008 *****
Thread finished
Thread finished
sim_finished
**** Test Done. Total 11.00[msec] ****
コメントアウトしている disable a; をイネーブルしてみましょう。
すると、
***** Veritak SV Engine Version 0.031 Build Jun.23.2008 *****
Thread finished
sim_finished
**** Test Done. Total 7.00[msec] ****
module top1;
initial begin
fork
fork_processes(4);
fork_processes(7);
join_none
end
task automatic fork_processes(int delay);
fork : a
begin
#delay;
$display("Thread finished");
end
join_any : a
disable fork;
endtask
endmodule
initial
for( int j = 1; j <= 3; ++j )
fork
automatic int k = j; // local copy, k, for each value of j
begin
#(k);
$display( "time=%d k=%d ",$time,k );
end
begin
automatic int m =j;// the value of m is undetermined
$display("time=%d m=%d",$time,m);
end
join_none
***** Veritak SV Engine Version 0.27 Build no.27.2009 *****
function a1=12345678
HiHi2
Hi2 time= 0
a2=12345678
a changed 0
a=1 0
Hi4 time= 1
a changed 10
a=0 10
Hi Task 20
Hi task2 30
Hi3 A 30
Hi3 B 40
**** Test Done. Total 7.00[msec] ****
module ref_link_30;
logic [31:0][31:0] a [0:100][0:100];
integer i,j;
initial begin
a[0][0][0]=32'hdead_beaf;
repeat(1000) begin
j=func(a);
end
i=a[0][0][0];
if (a[0][0][0] !==10000) $display("Fail");
$display("i=%d j=%d",i,j);
end
function automatic [31:0] func( ref logic [31:0][31:0] a [0:100][0:100]);
a[0][0][0]=10000;
func=a[0][0][0];
endfunction
endmodule
module ref_link_30;
logic [31:0][31:0] a [0:100][0:100];
integer i,j;
initial begin
a[0][0][0]=32'hdead_beaf;
repeat(1000) begin
j=func(a);
end
i=a[0][0][0];
if (a[0][0][0] !==10000) $display("Fail");
$display("i=%d j=%d=%d",i,j);
end
function automatic [31:0] func( inout logic [31:0][31:0] a [0:100][0:100]);
a[0][0][0]=10000;
func=a[0][0][0];
endfunction
endmodule
module automatic_test2;
initial begin
fork
task_call(1);
task_call(2);
join_none
end
task automatic task_call(integer i);
#1;
$display("i=%d",i);
endtask
endmodule
***** Veritak SV Engine Version 0.030 Build May.22.2008 *****
i= 1
i= 2
**** Test Done. Total 0.00[msec] ****
16.5.2automaticは生成時に初期化される
16.5.2.1 automaticで再帰が書ける
自分自身を呼び出す関数を再帰関数と言います。次の関数は、足し算をする関数です。
module automatic_test1;
initial begin
for (int i=1;i<=4;i=i+1) begin
$display("sum[%2d]=%2d",i,func(i));
end
end
function automatic int func( int n);
if (n <=1) return 1;
return n+func(n-1););//自分を呼び出す
endfunction
endmodule
殆どCと同じように書けますね。実行結果です。
***** Veritak SV Engine Version 0.030 Build May.22.2008 *****
function automatic int func( int n);
int counter;//追加
++counter;//追加
$display("n=%2d counter=%2d",n,counter);//追加
if (n <=1) return 1;
return n+func(n-1);
endfunction
結果です。
***** Veritak SV Engine Version 0.030 Build May.22.2008 *****
function automatic int func( int n);
static int counter;//追加
++counter;//追加
$display("n=%2d counter=%2d",n,counter);//追加
if (n <=1) return 1;
return n+func(n-1);
endfunction
すると、今度は、
***** Veritak SV Engine Version 0.030 Build May.22.2008 *****
ところで、for ループ中のint i もautomatic 変数です。この場合のautomatic
変数の参照は、常に下位スコープから可能です。この辺のルールはC言語と同様です。関数がスタックで実装されていることを考えれば、上位スコープは、存在していることが保証されます。しかし、上位スコープから見た下位スコープは、呼び出し前なら、存在しませんし、return後なら、やはり存在しませんね。そういう訳で、この辺の振る舞いは、言語に依存しないと思います。
module automatic_test1;
initial begin
for (int i=1;i<=4;i=i+1) begin
$display("sum[%2d]=%2d",i,func(i));//automatic i は、↑なので参照可能
$display("func.count=%d",func.counter); //static変数は、常に参照可能
end
// for ループの外、ここからでは、iは、見えない(参照不可)。ここからiを呼び出してもコンパイルエラーとなる。
end
function automatic int func( int n);
static int counter;
++counter;
$display("n=%2d counter=%2d",n,counter);
if (n <=1) return 1;
return n+func(n-1);
endfunction
endmodule
module for_loop;
int sum=0;
initial begin
begin :BREAK
for (int i=0;i< 10000000;i++) begin:CONTINUE
sum=sum+1;
if (i<10000000) disable CONTINUE;
else if (i <0) disable BREAK;
end
$display("sum=%d",sum);
end
end
endmodule
これを、SV風に書き換えてみます。
module for_loop;
int sum=0;
initial begin
for (int i=0;i< 10000000;i++) begin
sum=sum+1;
if (i<10000000) continue;//disable CONTINUE;
else if (i <0) break;//disable BREAK;
end
$display("sum=%d",sum);
end
endmodule
disable とbreak/continue では速度の桁が違います。上記ベンチ比較では数十倍違う結果になります。disable は重いスレッド処理が必要ですが、break/continueは、
単にジャンプ文だけで実装できることによります。
16.6.2 for 文
for 文が次のように拡張されています。複数のイニシャライズ文、およびステップ文を置くことができます。
module for_loop;
int sum=0;
initial begin
for (int i=0,j=0;i< 10;i++,j++) begin
$display("i=%dj=%d",i,j);
sum++;
end
$display("sum=%d",sum);
end
endmodule
for ループ内のローカル変数は、異なるスコープで置くことができます。
下では、4回、ローカル変数i を宣言していますが、実体は、全く別で、影響は相互にありません。参照は、最も近い上方のスコープのiが参照されます。
しかし、階層間で同じi を使うのは、あまり気持ちのよいものではないですね。最近の言語C#でも禁止されているようですし、避けたほうがよいでしょう。
module for_loop;
initial begin
fork
for (int i = 0; i< 2; i++) begin
for ( int i = 0;i<5;i++) begin
$display("inner loop i = %d",i );
end
$display("outer loop i = %d",i );
end
for (int i = 0; i< 2; i++) begin
for ( int i = 0;i<5;i++) begin
$display("inner loop i = %d",i );
end
$display("outer loop i = %d",i );
end
join_none
end
endmodule
16.6.3 do while 文
SVでは、do while も使えます。
文法は、
do statement_or_null while ( expression ) ;
です。
ベンチ例です。このように、C風に書けます。
module do_while_test;
int i;
initial begin
i=7;
do
begin
$display("i=%d",i);
if (i >30) break;
else if (i >4) continue;
$display("i=%d",i);
end
while (--i);
$display("End");
end
endmodule
イベントドリブンの基本は、「変化」です。Verilog HDLでは、＠で変化を捕まえました。ところで、SystemVerilog
for Verificationを読んでると頻繁にblock/unblock するという文に出くわします。この「ブロックする/ブロックを解除する」とは、どういうことでしょうか？
module event_test2;
event a,b;
int j;
initial begin
j=0;
repeat(4) begin
->> #j a;//ノンブロッキング領域におけるトリガ
->b;// VerilogHDLによる従来のトリガ
j++;
$display("Triggered %d",$time);
#30;
$display("");
end
end
always @a begin//a は、ノンブロッキングなので、bより後にトリガされる
$display(" Unblocked a %d",$time);
end
always @b begin
$display(" Unblocked b %d",$time);
end
endmodule
ここで、 ->> a; -> b;
では、構文としては、bの方が後ですが、->>により、イベントの信号はキューイングされ、同時刻でも必ず a イベントの方が後になります。
また、時刻Delayを指定することもOptionで可能なので、未来へのイベントも楽に作成できます。（このときもノンブロッキングキューに登録されます。）
C:\Users\tak.sugawara\Documents\Visual Studio 2005\veritak_sv52\test\event_test2.v(1)::event_test2
Verilogのシミュレーションの準備が完了しました。スタートは,Goボタンを押してください。
***** Veritak SV Engine Version 0.11 Build Feb.8.2008 *****
Triggered 0
Unblocked b 0
Unblocked a 0
Triggered 30
Unblocked b 30
Unblocked a 31
Triggered 60
Unblocked b 60
Unblocked a 62
Triggered 90
Unblocked b 90
Unblocked a 93
**** Test Done. Total 3.00[msec] ****
module event_test3;
event a ;
initial begin
int j=0;
repeat(3) begin
->> #j a;
j++;
$display("Triggered %d",$time);
#30;
$display("");
end
end
initial begin
repeat(3) begin
wait(a.triggered()) ;//wait(a.triggered); でもよい
$display(" Hi %d",$time);
#10;
end
end
endmodule
C:\Users\tak.sugawara\Documents\Visual Studio 2005\veritak_sv52\test\event_test3.v(1)::event_test3
Verilogのシミュレーションの準備が完了しました。スタートは,Goボタンを押してください。
***** Veritak SV Engine Version 0.11 Build Feb.8.2008 *****
Triggered 0
Hi 0
Triggered 30
Hi 31
Triggered 60
Hi 62
**** Test Done. Total 0.00[msec] ****
wait (xx.triggered()) の使い方の注意点
16.7.5 event変数配列
配列として定義することもできます。
module event_test4;
event a [10][6];//a[ 0:9][0:5] に同じ
initial begin
int j=0;
repeat(3) begin
->> #j a[4][3];
j++;
$display("Triggered %d",$time);
#30;
$display("");
end
end
initial begin
repeat(3) begin
wait(a[4][3].triggered()) ;//wait(a[4][3].triggered); でもよい
$display(" Hi %d",$time);
#10;
end
end
endmodule
module event_test5;
event a ;
initial begin
int j=0;
repeat(4) begin
trigger_task(a,j);//call task
$display("Triggered %d",$time);
#30;
$display("");
end
end
task automatic trigger_task(event e,ref int j);
->> #j a;
j++;
endtask
initial begin
repeat(4) begin
wait(a.triggered()) ;//wait(a.triggered); でもよい
$display(" Hi %d",$time);
#10;
end
end
endmodule
結果です。
C:\Users\tak.sugawara\Documents\Visual Studio 2005\veritak_sv52\test\event_test5.v(1)::event_test5
Verilogのシミュレーションの準備が完了しました。スタートは,Goボタンを押してください。
***** Veritak SV Engine Version 0.11 Build Feb.8.2008 *****
Triggered 0
Hi 0
Triggered 30
Hi 31
Triggered 60
Hi 62
Triggered 90
Hi 93
**** Test Done. Total 0.00[msec] ****
module event_test9;
event \赤 ,\青 ,\黄 ;
initial begin
->> \赤 ;
#10;
->> \青 ;
#10;
->> \黄 ;
#10;
end
initial begin
wait_order(\赤 ,\青 ,\黄 )
$display("OK! 赤 青 黄 %d",$time);
else $display("Out of Order. %d",$time);
end
endmodule
これを実行すると、
C:\Users\tak.sugawara\Documents\Visual Studio 2005\veritak_sv52\test\event_test9.sv(1)::event_test2
Verilogのシミュレーションの準備が完了しました。スタートは,Goボタンを押してください。
***** Veritak SV Engine Version 0.11 Build Feb.8.2008 *****
OK! 赤 青 黄 20
**** Test Done. Total 0.00[msec] ****
module event_test10;
event \赤 ,\青 ,\黄 ;
initial begin
#10;
->> \青 ;
#10;
->> \赤 ;
#10;
->> \青 ;
#10;
->> \黄 ;
#10;
end
initial begin
wait_order(\赤 ,\青 ,\黄 )
$display("OK! 赤 青 黄 %d",$time);
else $display("Out of Order. %d",$time);
end
endmodule
イベント順序が正しくないと、else 項が実行されます。
**** Test Done. Total 0.00[msec] ****C:\Users\tak.sugawara\Documents\Visual Studio 2005\veritak_sv52\test\event_test10.sv(1)::event_test2
Verilogのシミュレーションの準備が完了しました。スタートは,Goボタンを押してください。
***** Veritak SV Engine Version 0.11 Build Feb.8.2008 *****
Out of Order. 10
**** Test Done. Total 0.00[msec] ****
module event_test11;
event a, b, c;
initial begin
a = b;
#20;
-> a; // also triggers b
#1;
$display("");
-> b; // also triggers a
end
initial begin
#10;
repeat(10) begin
@a;
$display("a triggered %d",$time);
end
end
initial begin
#10;
repeat(10) begin
@b;
$display("b triggered %d",$time);
end
end
endmodule
C:\Users\tak.sugawara\Documents\Visual Studio 2005\veritak_sv52\test\event10.sv(1)::event_test11
Verilogのシミュレーションの準備が完了しました。スタートは,Goボタンを押してください。
***** Veritak SV Engine Version 0.11 Build Feb.8.2008 *****
a triggered 20
b triggered 20
a triggered 21
b triggered 21
**** Test Done. Total 2.00[msec] ****
module event11;
event a, b, c;
initial begin
a = c;//cとaのマージ
b = a;//aとｂのマージ
#20;
-> a; //aをトリガすることは、b/cもトリガする
#1;
$display("");
-> b; //bをトリガすることは、a/cもトリガする
#1;
$display("");
-> c; //cをトリガすることは、a/bもトリガする。
end
initial begin
#10;//マージ前にセンスしないような意図
repeat(10) begin
@a;
$display("a triggered %d",$time);
end
end
initial begin
#10;//マージ前にセンスしないような意図
repeat(10) begin
@b;
$display("b triggered %d",$time);
end
end
initial begin
#10;//マージ前にセンスしないような意図
repeat(10) begin
@c;
$display("c triggered %d",$time);
end
end
endmodule
C:\Users\tak.sugawara\Documents\Visual Studio 2005\veritak_sv52\test\event11.sv(1)::event11
Verilogのシミュレーションの準備が完了しました。スタートは,Goボタンを押してください。
***** Veritak SV Engine Version 0.11 Build Feb.8.2008 *****
a triggered 20
b triggered 20
c triggered 20
a triggered 21
b triggered 21
c triggered 21
a triggered 22
b triggered 22
c triggered 22
**** Test Done. Total 4.00[msec] ****
しかし、次の例は、上の例にDelayを追加変更しただけですが、全く別な動きになります。
module event12;
event a, b, c;
initial begin
#20;//センス後に
a = c;//cとaのマージ
b = a;//aとｂのマージ
-> a; //aをトリガすることは、cをトリガする
#1;
$display("");
-> b; //bをトリガすることは、ｃをトリガする
#1;
$display("");
-> c; //cをトリガすることは、cをトリガする。
end
initial begin
// #10;//センス後にマージする意図
repeat(10) begin
@a;
$display("a triggered %d",$time);
end
end
initial begin
// #10;//センス後にマージする意図
repeat(10) begin
@b;
$display("b triggered %d",$time);
end
end
initial begin
// #10;//センス後にマージする意図
repeat(10) begin
@c;
$display("c triggered %d",$time);
end
end
endmodule
結果は、予想を裏切るものです。
C:\Users\tak.sugawara\Documents\Visual Studio 2005\veritak_sv52\test\event12.sv(1)::event12
Verilogのシミュレーションの準備が完了しました。スタートは,Goボタンを押してください。
***** Veritak SV Engine Version 0.11 Build Feb.8.2008 *****
c triggered 20
c triggered 21
c triggered 22
**** Test Done. Total 3.00[msec] ****
module event13;
event E1;
initial begin
->>E1;
#10;
E1 = null;
#10;
->>E1;//No Effect
end
initial begin
repeat(3) begin
wait( E1.triggered() ); // undefined
$display(" Hi L%d",$time);
#1;
end
end
initial begin
repeat(3) begin
@( E1 ); // undefined
$display(" Hi @%d",$time);
#1;
end
end
endmodule
結果です。null代入後はトリガされません。
C:\Users\tak.sugawara\Documents\Visual Studio 2005\veritak_sv52\test\event13.sv(1)::event13
Verilogのシミュレーションの準備が完了しました。スタートは,Goボタンを押してください。
***** Veritak SV Engine Version 0.11 Build Feb.8.2008 *****
Hi L 0
Hi @ 0
**** Test Done. Total 3.00[msec] ****
module event14;
event E1,E2;
initial begin
if (E1 !=E2) $display("E1 とE2は、違う %d",$time);
->>E1;
#10;
->>E2;
#10;
E2=E1;
if (E1==E2) $display("E1とE2は同じ %d",$time);
->>E1;
#10;
E1 = null;
if (E1 !=E2) $display("E1とE2は違う %d",$time);
#10;
->>E2;
end
initial begin
repeat(4) begin
@( E1 ); // undefined
$display(" Hi @E1 %d",$time);
#1;
end
end
initial begin
repeat(4) begin
@( E2 ); // undefined
$display(" Hi @E2 %d",$time);
#1;
end
end
endmodule
結果です。
C:\Users\tak.sugawara\Documents\Visual Studio 2005\veritak_sv52\test\event14.sv(1)::event14
Verilogのシミュレーションの準備が完了しました。スタートは,Goボタンを押してください。
***** Veritak SV Engine Version 0.11 Build Feb.8.2008 *****
E1 とE2は、違う 0
Hi @E1 0
Hi @E2 10
E1とE2は同じ 20
Hi @E1 20
E1とE2は同じ 30
Hi @E1 40
**** Test Done. Total 3.00[msec] ****
ところで、Aは、min_class オブジェクトそのものではなく、いわゆるハンドルになります。下のinteger
a ;と対比してみましょう。aは、integerで、32ビット4値分のメモリを実際に食いますから、aは、オブジェクト（実体）そのものです。しかし、クラス型の変数は、全てmin_class
型に対するポインタ（一般的には、ハンドルが必ずしもポインタにはならないのですが、Veritakの実装ではポインタにしているので、以降の説明ではポインタ（アドレスを保持する変数）という表現を使うことをお許しください。）になります。C++風に書き直すなら
class min_class;
logic a;
int m;
endclass
module test;
min_class A;// C++風に書き直すと、暗黙にポインタ宣言Null初期化 min_class* A=0;
initial begin
A=new;//インスタンス化 A= new min_class();クラス内部メンバーlogic a; int m;が実体化される
A.m=0;//min_classのメンバーmに0を書きたい A->m=0;
$display("m=%d",A.m);//値の表示 $display("m=%d",A->m);
end
endmodule
これで、初めてをAを介してmin_classの中身にアクセスできるようになります。 クラスを書いて、アクセスできるようになるまで随分面倒なような気がしますね。 new で クラス内部のメンバーオブジェクト、ここでは、a と mも実体化（メモリ上に占有する）ようになります。このクラスの場合、aは、4値1ビット、mは、2値32ビットのオブジェクトです。勿論、他にもシミュレータ内部の付帯情報も付加されるので、見かけのオブジェクトサイズ以上にメモリは消費します。一方 A変数は、クラスオブジェクトサイズの影響は全く受けず,32ビット環境であれば、32ビットの生ポインタさえあれば事足ります。 オブジェクトの大きさによらずオブジェクトのアドレスを保持すればよいだけですので、環境が決まれば常に一定のサイズ(Ex.32ビット=4バイト）だけ消費します。クラスへのアクセスは、このハンドルを介して行うことになります。
C:\Users\tak.sugawara\Documents\Visual Studio 2005\veritak_sv52\test\min_class4.v(7)::test
Verilogのシミュレーションの準備が完了しました。スタートは,Goボタンを押してください。
***** Veritak SV Engine Version 0.12 Build Feb.18.2009 *****
m= 0
**** Test Done. Total 0.00[msec] ****
class min_class ;
logic a;
int m;
endclass
class E_class extends min_class;//E_class は、min_classを継承する
int n;
int k;
endclass
module test;
E_class E;
initial begin
E=new;
E.k=10;//E_class のメンバーに書く
E.m=100;//min_classのメンバーに書く
$display("E.k=%3d E.m=%3d",E.k,E.m);//読み出しも可能
end
endmodule
class min_class ;
logic a;
int m;
endclass
class E_class extends min_class;//E_class は、min_classを継承する
int n;
int k;
endclass
module test;
E_class E;
min_class base;
initial begin
E=new;
E.k=1000;//E_class のメンバーに書く
E.m=10;//min_class のメンバーに書く
$display("E.k=%3d E.m=%3d",E.k,E.m);//読み出しも可能
base=E;//親クラスに代入
$display("base.m=%3d",base.m);//問題なく表示される
end
endmodule
C:\Users\tak.sugawara\Documents\Visual Studio 2005\veritak_sv52\test\min_class23.v(12)::test
Verilogのシミュレーションの準備が完了しました。スタートは,Goボタンを押してください。
***** Veritak SV Engine Version 0.13 Build Mar.20.2009 *****
E.k=1000 E.m= 10
base.m= 10
**** Test Done. Total 3.00[msec] ****
class min_class ;
logic a;
int m;
endclass
class component;
int j;
endclass
class E_class extends min_class;//E_class は、min_classを継承する
int n;
int k;
component combo1;//オブジェクトコンポジション
endclass
module test;
E_class E;
initial begin
E=new;
E.k=1000;//E_class のメンバーに書く
E.m=10;//min_class のメンバーに書く
$display("E.k=%3d E.m=%3d",E.k,E.m);//読み出しも可能
E.combo1.j=1;//E_classの部品でcomponent クラスのメンバーjに値を書きたい
end
endmodule
上のソースは、コンパイルは通りますが、RUNすると実行エラーが出ます。
***** Veritak SV Engine Version 0.13 Build Mar.20.2009 *****
E.k=1000 E.m= 10
C:\Users\tak.sugawara\Documents\Visual Studio 2005\veritak_sv52\test\min_class28.v(31)::Fatal Error : Null ポインタアクセスエラーです。0ns
class min_class ;
logic a;
int m;
endclass
class component;
int j;
endclass
class E_class extends min_class;//E_class は、min_classを継承する
int n;
int k;
component combo1;//オブジェクトコンポジション
endclass
module test;
E_class E;
initial begin
E=new; //E_classのインスタンス化
E.k=1000;//E_class のメンバーに書く
E.m=10;//min_class のメンバーに書く
E.combo1=new;//componentのインスタンス化
$display("E.k=%3d E.m=%3d",E.k,E.m);//読み出しも可能
E.combo1.j=1;
$display("E.combo1.j=%3d",E.combo1.j);
end
endmodule
class min_class ;
logic a;
int m;
function new ;//コンストラクタ
m=10;
endfunction
endclass
class component;
int j;
function new;//コンストラクタ
j=1;
endfunction
endclass
class E_class extends min_class;//E_class は、min_classを継承する
int n;
int k;
component combo1;//オブジェクトコンポジション
function new ;//コンストラクタ
super.new;//親クラスのnew 。なくても暗黙的に呼ばれる
k=1000;
n=10;
combo1=new;
endfunction
endclass
module test;
E_class E;
initial begin
E=new; //E_classのインスタンス化 E_classの function new を呼び出す
$display("E.k=%3d E.m=%3d",E.k,E.m);//読み出しも可能
$display("E.combo1.j=%3d",E.combo1.j);
end
endmodule
***** Veritak SV Engine Version 0.13 Build Mar.20.2009 *****
E.k=1000 E.m= 10
E.combo1.j= 1
**** Test Done. Total 0.00[msec] ****
new というfunctionは、特別で、インスタンス化したときに呼び出されます。この中で初期化処理を書いてしまえばスッキリします。注意するべきは、親クラスを呼ぶ場合です。super.new
を使って呼び出しますが、この構文は、function new 中の一番目に記述しなければなりません。でないとコンパイルエラーとなります。記述しなくても暗黙的に呼び出されますので、superに渡す引数がなければ、特に記述する必要はありません。
class min_class ;
logic a;
int m;
function new(int i) ;//コンストラクタ
m=i+9;
endfunction
endclass
class component;
int j;
function new(int i);//コンストラクタ
j=i;
endfunction
endclass
class E_class extends min_class;//E_class は、min_classを継承する
int n;
int k;
component combo1;//オブジェクトコンポジション
function new(int i) ;//コンストラクタ
super.new(i);//親クラスのnew なくても暗黙的に呼ばれる
k=i+999;
n=i+9;
combo1=new(i);
endfunction
endclass
module test;
E_class E;
initial begin
for (int i=0;i<3;i++) begin
E=new(i); //E_classのインスタンス化
disp(E);
end
end
function void disp(input E_class E);
$display("E.k=%3d E.m=%3d",E.k,E.m);//読み出しも可能
$display("E.combo1.j=%3d",E.combo1.j);
$display("");
endfunction
endmodule
***** Veritak SV Engine Version 0.13 Build Mar.20.2009 *****
E.k=999 E.m= 9
E.combo1.j= 0
E.k=1000 E.m= 10
E.combo1.j= 1
E.k=1001 E.m= 11
E.combo1.j= 2
**** Test Done. Total 0.00[msec] ****
class min_class ;
logic a;
int m;
function new(int i) ;//コンストラクタ
a=1'b1;
m=i+9;
endfunction
function void disp_my_data( );//メンバー関数
$display("min_class Data: a=%b m=%3d ",a,m);
endfunction
endclass
class component;
int j;
function new(int i);//コンストラクタ
j=i;
endfunction
endclass
class E_class extends min_class;//E_class は、min_classを継承する
int n;
int k;
component combo1;//オブジェクトコンポジション
function new(int i) ;//コンストラクタ
super.new(i);//親クラスのnew なくても暗黙的に呼ばれる
k=i+999;
n=i+9;
combo1=new(i);
endfunction
function void disp_my_data();//メンバー関数
super.disp_my_data( );//親クラスは、superで呼ぶ
$display("E_class Data: k=%3d n=%3d ",k,n);
$display("E_class Data: combo1.j=%3d",combo1.j);
$display("");
endfunction
endclass
module test;
E_class E;
initial begin
for (int i=0;i<3;i++) begin
E=new(i); //E_classのインスタンス化
E.disp_my_data();//E_classのメンバー関数の起動
end
end
endmodule
class min_class ;
logic a;
int m;
function new(int i) ;//コンストラクタ
a=1'b1;
m=i+9;
endfunction
virtual function void disp_my_data( );//仮想関数
$display("min_class Data: a=%b m=%3d ",a,m);
$display("");
endfunction
endclass
class component;
int j;
function new(int i);//コンストラクタ
j=i;
endfunction
endclass
class E_class extends min_class;//E_class は、min_classを継承する
int n;
int k;
component combo1;//オブジェクトコンポジション
function new(int i) ;//コンストラクタ
super.new(i);//親クラスのnew なくても暗黙的に呼ばれる
k=i+999;
n=i+9;
combo1=new(i);
endfunction
virtual function void disp_my_data();//仮想関数
//super.disp_my_data( );
$display("E_class Data: k=%3d n=%3d ",k,n);
$display("E_class Data: combo1.j=%3d",combo1.j);
$display("");
endfunction
endclass
module test;
min_class Base;
initial begin
for (int i=0;i<3;i++) begin
Base=gen_instance(i ); //E_classのインスタンス化 E_classまたは min_classの生成
Base.disp_my_data(); //E_classのメンバー関数の起動、仮想関数の仕組みによりオブジェクトの型に応じて起動する
end
end
function min_class gen_instance(int i);
E_class E;
min_class M;
if ({$random}%2==1) begin
E=new (i);
return E;
end else begin
M=new(i);
return M;
end
endfunction
endmodule
for (int i=0;i<3;i++) begin
Base=gen_instance(i ); //E_classのインスタンス化 E_classまたは min_classの生成
Base.disp_my_data(); //E_classのメンバー関数の起動、仮想関数の仕組みによりオブジェクトの型に応じて起動する
end
typedef class B;//定義前に呼び出されるのでBがクラスであることを宣言
class A ;
B b;//typedefでBは、クラスであると宣言済み
endclass :A
class B ;
A a;
endclass :B
module test;
A a;
B b;
initial begin
a = new ;//1)
b = new ;//2)
a.b = b;
b.a = a;
`ifdef Veritak
$display("a の参照カウント=%d bの参照カウント=%d",$RefCount(a),$RefCount(b));
`endif
a = null;
b = null;
// 1) 2)で作成したAとBのオブジェクトは到達不可能にもかかわらず、参照カウントは1
end
endmodule
これを実行すると。
***** Veritak SV Engine Version 0.13 Build Mar.20.2009 *****
a の参照カウント= 2 bの参照カウント= 2
**** Test Done. Total 0.00[msec] ****
typedef class B;//定義前に呼び出されるのでBがクラスであることを宣言
class A ;
B b;//typedefでBは、クラスであると宣言済み
endclass :A
class B ;
A a;
endclass :B
module test;
initial begin
repeat(100000000) make_linked_list;//1億回 automatic functionを呼ぶ
end
function automatic void make_linked_list();
A a;
B b;
a = new ;//1)
b = new ;//2)
a.b = b;
b.a = a;
// `ifdef Veritak
// $display("a の参照カウント=%d bの参照カウント=%d",$RefCount(a),$RefCount(b));
// `endif
a = null;
b = null;
// 1) 2)で作成したAとBのオブジェクトは到達不可能にもかかわらず、参照カウントは1
endfunction
endmodule
function automatic void make_linked_list();
A a;
B b;
a = new ;//1)
b = new ;//2)
a.b = b;
b.a = a;
a.b = null;
b.a = null;
// a=null;//b=nullは、SCOPEから抜けるとき（function return 時）に自動実行される(automatic 変数）、参照カウントは、0になり開放される。
endfunction
class vector #(type T=byte,parameter int Initial_Alloc_size=1);
local T ptr [];
local int allocated_size;
local int i;
const local int unsigned Initial_Allocated_Size=Initial_Alloc_size;
function new;//コンストラクタ
allocated_size=0;
i=0;
endfunction
function void push_back(input T data);
if (!allocated_size) begin
ptr=new [ Initial_Allocated_Size];//最初は、 Initial_Allocated_Sizeでアロケート
end if ( i==allocated_size) begin
allocated_size =ptr.size()*2;//次回は、現在の2倍サイズで
ptr=new [allocated_size](ptr);//Reallocする。
//$display("new allocated_size=%d",allocated_size);
end
ptr[i]=data;
i++;
endfunction
function T at(input int unsigned index);
return ptr[index];
endfunction
function int size();
return i;
endfunction
endclass
module dynamic_array;
typedef byte My_Type;
vector #(.T(My_Type) ) byte_vec;
My_Type b1;
initial begin
byte_vec=new;
$display("size=%d",byte_vec.size());
b1=0;
repeat(10) begin
byte_vec.push_back(b1);
b1++;
$display("size=%d",byte_vec.size());
end
for (int i=0;i< byte_vec.size();i++) begin
$display("byte_vec[%2d]=%2x",i,byte_vec.at(i));
end
end
endmodule
module dynamic_array;
typedef integer unsigned UINT10 [10];//10個のinteger unsignedを持つ配列の型をUINT10と定義する
UINT10 F;
initial begin
F=f();
for (int i=0;i<10;i++) begin
$display("F[%2d]=%d",i, F[i]);
end
end
function automatic UINT10 f();
for( int i=0; i<10; i++ ) begin
f[i] =$random;
end
return f;
endfunction :f
endmodule
