１．目標仕様
仕様変更しました。フルセットで、DWMに載せることは断念しました。代わりにオリジナルよりいかに性能向上できるかにテーマを変更します。（May.23.2004記）
| ターゲット | H8300Hの性能比、3-10倍 |
| コード | オブジェクトサブセット互換 |
| サイズ | ５０００LUT程度 |
| スピード | AlteraEP2S15(最強のWEB Edition)で60MHzCLOCK以上 |
| タイミング | 互換性はなし。(ステート数は、オリジナルより少ない） |
| 外部ポート | RAM等FPGA内に持ち外部に持たない、UARTのポートとデバッグ用ポートのみ |
| 記述言語 | Verilog2001 |
| シミュレーション | RTLシミュレーション、ポストレイアウトシミュレーション、By Quartus 4 WebEdition+Veritak |